See veebileht kasutab küpsiseid kasutaja sessiooni andmete hoidmiseks. Veebilehe kasutamisega nõustute ETISe kasutustingimustega. Loe rohkem
Olen nõus

Fault simulation and coverage analysis of RTL designs using high-Level decision diagrams

Uljana Reinsalu, doktorikraad, 2013, (juh) Peeter Ellervee; Jaan Raik; Aleksander Sudnitsõn, Fault simulation and coverage analysis of RTL designs using high-Level decision diagrams (Rikete simuleerimine ja koodikatte analüüs register-siirde tasemel kasutades kõrgtaseme otsustusdiagramme), Tallinna Tehnikaülikool, Infotehnoloogia teaduskond, Arvutitehnika instituut.
Uljana Reinsalu
doktorikraad
Kaitstud
Ei
7.07.2005
2013
Inglise
Fault simulation and coverage analysis of RTL designs using high-Level decision diagrams
Rikete simuleerimine ja koodikatte analüüs register-siirde tasemel kasutades kõrgtaseme otsustusdiagramme
ValdkondAlamvaldkondCERCS eriala
4. Loodusteadused ja tehnika4.8. Elektrotehnika ja elektroonikaT171 Mikroelektroonika