See veebileht kasutab küpsiseid kasutaja sessiooni andmete hoidmiseks. Veebilehe kasutamisega nõustute ETISe kasutustingimustega. Loe rohkem
Olen nõus

Comprehensive Abstraction of VHDL RTL Cores to ESL SystemC

Saif Abrar Syed, doktorikraad, 2016, (juh) Maksim Jenihhin; Jaan Raik, Comprehensive Abstraction of VHDL RTL Cores to ESL SystemC (Register-siirde taseme VHDL kirjelduste kompleksne abstraheerimine süsteemitaseme SystemC mudeliteks), Tallinna Tehnikaülikool, Infotehnoloogia teaduskond, Arvutitehnika instituut.
Saif Abrar Syed
doktorikraad
Kaitstud
Ei
1.09.2011
2016
Inglise
Comprehensive Abstraction of VHDL RTL Cores to ESL SystemC
Register-siirde taseme VHDL kirjelduste kompleksne abstraheerimine süsteemitaseme SystemC mudeliteks
ETIS klassifikaatorAlamvaldkondCERCS klassifikaator
4. Loodusteadused ja tehnika4.6. ArvutiteadusedT120 Süsteemitehnoloogia, arvutitehnoloogia