See veebileht kasutab küpsiseid kasutaja sessiooni andmete hoidmiseks. Veebilehe kasutamisega nõustute ETISe kasutustingimustega. Loe rohkem
Olen nõus
"Muu" projekt G4300
G4300 "Disainivigade diagnostika digitaalskeemides ja -süsteemides (1.01.2000−31.12.2003)", Raimund Ubar, Tallinna Tehnikaülikool, Tallinna Tehnikaülikool, Infotehnoloogia teaduskond, Arvutitehnika instituut, Arvutisüsteemide diagnostika ja verifitseerimise õppetool .
ETF4300
G4300
Disainivigade diagnostika digitaalskeemides ja -süsteemides
Design Error Diagnosis in Digital Circuits and Systems
Disainivigade diagnostika digitaalskeemides ja -süsteemides
1.01.2000
31.12.2003
Teadus- ja arendusprojekt
Muu
Eesti Teadusfond - > ETF uurimistoetus
ETIS klassifikaatorAlamvaldkondCERCS klassifikaatorFrascati Manual’i klassifikaatorProtsent
4. Loodusteadused ja tehnika4.13. Mehhanotehnika, automaatika, tööstustehnoloogiaT120 Süsteemitehnoloogia, arvutitehnoloogia2.3. Teised tehnika- ja inseneriteadused (keemiatehnika, lennundustehnika, mehaanika, metallurgia, materjaliteadus ning teised seotud erialad: puidutehnoloogia, geodeesia, tööstuskeemia, toiduainete tehnoloogia, süsteemianalüüs, metallurgia, mäendus, tekstiilitehnoloogia ja teised seotud teadused).100,0
AsutusRiikTüüp
Sihtasutus Eesti Teadusfond
PerioodSumma
01.01.2000−31.12.2003585 930,00 EEK (37 447,75 EUR)
37 447,75 EUR

"Töötati välja teoreetiline baas traditsioonilise testide sünteesi metodoloogia kasutamiseks disainivigade diagnostikas, mis seisneb uue matemaatilise teisendusaparaadi loomises riistvara konstantsete rikete mudeli kujutise leidmiseks disainivigade universumis. Uus kontseptsioon voimaldab kasutada traditsioonilist riistvara testimise tarkvara (testide generaatoreid, konstantsete rikete simulaatoreid ja analüsaatoreid) disainide verifitseerimisel ning disainivigade lokaliseerimisel.Tulemus on saadud kahe teadusvaldkonna - riistvara testimine ja disaini verifitseerimine – piirimail, ühendamaks kahte erinevat koolkonda. Töötati välja disainivigade diagnostikameetod, mis erinevalt tuntud lähenemisviisidest ei vaja veamudeleid. Digitaalsüsteemide verifitseerimise efektiivsuse tostmiseks töötati välja ühtsel teoreetilisel baasil (otsustusdiagrammide mudelit kasutades) rida uusi simuleerimismeetodeid nii loogika- kui ka registersiirete korgtasandil. Ühtne mudel voimaldas meetodid efektiivselt ühitada hierarhilise simuleerimiskontseptsiooni realiseerimiseks, mille tulemusena onnestus tosta simuleerimise kiirust vorreldes traditsiooniliste meetoditega. Töötati välja meetodid, algoritmid ja tarkvara testide genereerimiseks verifitseerimise ja diagnostikaprotseduuride efektiivsuse tostmiseks. Töötati välja uus kontseptsioon defekt-orienteeritud testide genereerimiseks ja rikete simuleerimiseks. Formuleeriti digitaalsüsteemide hübriid-isetestimise ja diagnostika protseduuride uudne optimiseerimisprobleem, töötati välja protseduuride optimeerimiseks ka vastavad algoritmid ja meetodid. Projekti tulemused on avaldatud kokku 59 publikatsioonina eelretsenseeritavates väljaannetes. On kaitstud 2 doktoritööd (Jaan Raik, - 2001 Marina Brik - 2002) ja 6 magistritööd.Valitud publikatsioonid 1. Raik, J.; Ubar, R. Fast Test Pattern Generation for Sequential Circuits Using Decision Diagram Representations. Journal of Electronic Testing: Theory and Applications. Kluwer Academic Publishers. Vol. 16, No. 3, pp. 213-226, 2000. 2. Jutman, A.; Ubar, R (2000). Design error diagnosis in digital circuits with stuck-at fault model. Microelectronics Reliability, 40(2), 307 - 320. 3. Cibakova, T.; Fischerova, M.; Gramatova, E.; Kuzmicz, W.; Pleskauz, WA.; Raik, J.; Ubar, R (2002). Hierarchical test generation for combinational circuits with real defects coverage. Microelectronics Reliability, 42(7), 1141 - 1149"
"A new conception to generate diagnostic tests and localize design errors in digital circuits was developed. The method is based on using the stuck-at fault model with subsequent translation of the diagnosis into the design error area. This allows to exploit standard gate-level test generators for verification and design error diagnosis purposes. Based on this conception, a new approach was proposed for removing design errors from digital circuits, which does not use any error model. To increase the efficiency of the verification of digital systems, new simulation methods were developed both, for the logic and higher register transfer level representations. The methods are based on the uniform model of decision diagrams which allowed to combine the multilevel simulation algorithms into a joint hierarchical simulation approach. As the result it was possible to increase the simulation speed compared to the traditional plane gate level simulation. New algorithms, methods and software were developed for test generation to increase the efficiency of verification and design error diagnosis procedures. A new conception was developed for defect-oriented test generation and fault simulation, based on the hierarchical handling of physical defects. A new problem of optimization of hybrid built-in self-test architectures was set up, and the algorithms and methods were developed to solve the problem. The results of the project are published in 59 refereed journal and conference papers. As the result of the project, 3 PhD and 6 magister thesis where defended. Selected publications: 1. Raik, J; Ubar, R. Fast Test Pattern Generation for Sequential Circuits Using Decision Diagram Representations. Journal of Electronic Testing: Theory and Applications. Kluwer Academic Publishers. Vol. 16, No. 3, pp. 213-226, 2000. 2. Jutman, A.; Ubar, R (2000). Design error diagnosis in digital circuits with stuck-at fault model. Microelectronics Reliability, 40(2), 307 - 320. 3. Cibakova, T.; Fischerova, M.; Gramatova, E.; Kuzmicz, W.; Pleskauz, WA.; Raik, J.; Ubar, R (2002). Hierarchical test generation for combinational circuits with real defects coverage. Microelectronics Reliability, 42(7), 1141 - 1149."
KirjeldusProtsent
Alusuuring100,0