"Eesti Teadusfondi uurimistoetus" projekt ETF6829
ETF6829 (ETF6829) "Kiipvõrkudel põhinevate kiipsüsteemide veakindlus ja testimine (1.01.2006−31.12.2009)", Gert Jervan, Tallinna Tehnikaülikool, Infotehnoloogia teaduskond.
ETF6829
Kiipvõrkudel põhinevate kiipsüsteemide veakindlus ja testimine
Test and Fault Tolerance of Network-on-Chip Based Systems
1.01.2006
31.12.2009
Teadus- ja arendusprojekt
Eesti Teadusfondi uurimistoetus
ValdkondAlamvaldkondCERCS erialaFrascati Manual’i erialaProtsent
4. Loodusteadused ja tehnika4.7. Info- ja kommunikatsioonitehnoloogia 2.2. Elektroenergeetika, elektroonika (elektroenergeetika, elektroonika, sidetehnika, arvutitehnika ja teised seotud teadused)100,0
PerioodSumma
01.01.2006−31.12.2006168 000,00 EEK (10 737,16 EUR)
01.01.2007−31.12.2007168 000,00 EEK (10 737,16 EUR)
01.01.2008−31.12.2008168 000,00 EEK (10 737,16 EUR)
01.01.2009−31.12.2009161 280,00 EEK (10 307,67 EUR)
42 519,15 EUR

Moodsad kiipsüsteemid põhinevad tavaliselt siinilaadsele (nagu AMBA või põhiplaat) struktuurile, kus testvektorite transpordiks on täiendav juhtmestik. Sellised arhitektuurid ei suuda aga tagada moodsate kiipsüsteemide jaoks vajalikku ribalaiust ja latentsust ning seetõttu on tuumadevahelised ühenduste realiseerimisel üha sagedamini kasutatud kiipvõrkude (NoC) ideoloogiat. Taoliste süsteemide testimisel esinevad kõik samad probleemid, mis esinevad moodsate nanomeetriliste kiipsüsteemide juures, kuid lisanduvad ka nii mitmedki uued. Selles projektis uurime me võimalusi kiipvõrkude funktsionaalsuse uuestikasutamiseks testimise eesmärgil. Seda tööd teostatakse paralleelselt taolistele arhitektuuridele sobivate testimismeetodite väljatöötamisega. Meie tähelepanu all on hübriidsed isetestimise meetodid, kui kõige lootustandvam tehnoloogia taoliste süsteemide testimiseks. Selle projekti raames plaanime me luua meetodeid, algoritme ja tarkvara loodavate hübriidsete isetestitavate struktuuride ja kiipvõrkude optimeerimiseks. Sellele lisaks pööratakse projekti teises pooles ka tähelepanu loodavate kiipvõrkude veakindlusele ja selle parandamise meetoditele.
Modern SoCs are based on a single broadcast medium, such as AMBA and silicon backplane buses, with additional wiring for TAM implementation. Such schemes can no longer deliver the required global bandwidth and latency for current SoCs and the on-chip interconnect will increasingly be implemented as a network-on-chip (NoC). Testing such systems shares all the problems related to testing modern nanometer SoCs, and introduces also some additional challenges. In this project we investigate possibilities for reusing the NoC functionality for test data transportation. This is done in parallel with developemnt of efficient test strategy for such architectures and in our approach we have chosen hybrid BIST as one of the most promising technologies. In this project different optimization methods, algorithms and tools for hybrid BIST and NoC architectures will be developed. In addition, different aspects related to the fault tolerance of NoC based systems will be investigated as well.