See veebileht kasutab küpsiseid kasutaja sessiooni andmete hoidmiseks. Veebilehe kasutamisega nõustute ETISe kasutustingimustega. Loe rohkem
Olen nõus
"Muu" projekt V149
V149 "Mikroelektroonika virtuaalne laboratoorium teaduskoostööks ja teabesiirdeks (1.01.1998−31.12.2001)", Raimund Ubar, Tallinna Tehnikaülikool, Tallinna Tehnikaülikool, Infotehnoloogia teaduskond, Arvutitehnika instituut, Arvutisüsteemide diagnostika ja verifitseerimise õppetool .
V149
Mikroelektroonika virtuaalne laboratoorium teaduskoostööks ja teabesiirdeks
Microelectronics Virtual Laboratory for cooperation in research and knowledge transfer
Microelectronics Virtual Laboratory for cooperation in research and knowledge transfer
1.01.1998
31.12.2001
Teadus- ja arendusprojekt
Muu
ValdkondAlamvaldkondCERCS erialaFrascati Manual’i erialaProtsent
4. Loodusteadused ja tehnika4.6. ArvutiteadusedT120 Süsteemitehnoloogia, arvutitehnoloogia1.1. Matemaatika ja arvutiteadus (matemaatika ja teised sellega seotud teadused: arvutiteadus ja sellega seotud teadused (ainult tarkvaraarendus, riistvara arendus kuulub tehnikavaldkonda)100,0
AsutusRiikTüüp
Euroopa Komisjon/ European Commission
PerioodSumma
01.01.1998−31.12.2001660 132,00 EEK (42 190,12 EUR)
42 190,12 EUR
muu - > välisleping

Projekti eesmärgiks oli rajada Ida-Lääne Virtuaalne Laboratoorium (VL) rahvusvahelise koostöö toetamiseks teaduslikus uurimis-, arendus- ning oppetöös veakindlate mikroelektroonika süsteemide projekteerimise valdkonnas, mis on tänapäeval üks koige tormilisemalt arenev tööstusala. VL-i voib vaadelda kui IT-l pohinevat uurimislaborite vorku. Projekti raames VL-is läbiviidud koostöö tulemusena saavutati järgmisi tulemusi. Koostöös TIMA laboriga Grenoble’is töötati välja uus disainivigade diagnoosi meetod, mis voimaldab teisendada klassikalise konstantrikete mudelite keeles väljenduvat diagnoosi disainivigade keelde. Selle tulemusena osutub voimalikuks rakendada klassikalisi riistvara diagnostika tööriistu disainivigade diagnoosi läbiviimiseks. Töötati välja uusi algoritme testide genereerimise kiiruse tostmiseks. Koostöös Fourier’i Ülikooliga Grenoble’is töötati välja uut tüüpi tsüklipohine otsustusdiagrammidel pohinev simuleerimise kontseptsioon. Uus funktsionaalne rikete mudel defekt-orienteeritud diagnostika eesmärgil töötati välja koostöös Poola, Slovakkia ja Saksamaa teadlastega. Onnestus näidata, et uue mudeli kasutamine testide genereerimisel voib tosta rikete katet ehk testide kvaliteeti teatud juhtudel isegi 47%-lt kuni 100%-ni. Uuringute ja eksperimentide abil onnestus näidata, et reaalsete defektide olemuse mittearvestamine traditsiooniliste meetodite puhul voib pohjustada ohtlikku testide kvaliteedi ülehindamist. Valitud publikatsioonid: 1. R.Ubar, A.Morawiec, J.Raik. Cycle-Based Simulation Algorithms for Digital Systems Using High-Level Decision Diagrams. IEEE Proc. of Design Automation and Test in Europe. Paris, March 27-30, 2000. 2. M.Blyzniuk, T.Cibakova, E.Gramatova, W.Kuzmicz, M.Lobur, W.Pleskacz, J.Raik, R.Ubar. Hierarchical Defect-Oriented ault Simulation for Digital Circuits. IEEE European Test Workshop, Cascais, Portugal, Mai 23-26, 2000, pp.151-156. 3. A.Schneider, K.-H.Diener, G.Elst, E.Ivask, J.Raik, R.Ubar. Internet-Based Testability-Driven Test Generation in the Virtual Environment MOSCITO. Proc. IFIP Conference on IP Based SOC Design, Grenoble, France, October 30-31, 2002, pp.357-362.
The main objective of the project was aimed at setting up and maintaining an East-West Virtual Laboratory (VL) for promoting cooperative research, development and training activities between the partner institutions in CEE and EC countries in design of dependable microelectronics systems, which is one of the most dynamically developing application fields. VL can be seen as an implementation of a Research Network based on advanced information technologies (IT). A new approach to design error diagnosis for combinational circuits in cooperation with TIMA Grenoble has been developed. It allows to map classical implementation oriented diagnostic results in stuck-at fault language to design error language. As a result, classical digital test tools can be used in the field of design error diagnosis. ATPG DECIDER developed at the department was updated to achieve higher performance. The simulation algorithms used in the ATPG were adjusted for cycle-based simulation in cooperation with Fourier’ University in Grenoble. A new fault model was developed in cooperation with researchers from Poland, Slovakkia and Germany for estimating the coverage of physical defects by hierarchical defect simulation. At the higher level we use the new functional fault model, at the lower level the defect/fault relationships in form of defect coverage table and conditional defect probabilities. We showed that in the worst case a test with 100% expected stuck-at fault coverage may have only 47% coverage for internal shorts in complex CMOS gates. We showed also that classical test coverage calculation methods which do not take into account the defect probabilities may lead to considerable overestimation of results.Selected publications: 1. R.Ubar, A.Morawiec, J.Raik. Cycle-Based Simulation Algorithms for Digital Systems Using High-Level Decision Diagrams. IEEE Proc. of Design Automation and Test in Europe. Paris, March 27-30, 2000. 2. M.Blyzniuk, T.Cibakova, E.Gramatova, W.Kuzmicz, M.Lobur, W.Pleskacz, J.Raik, R.Ubar. Hierarchical Defect-Oriented ault Simulation for Digital Circuits. IEEE European Test Workshop, Cascais, Portugal, Mai 23-26, 2000, pp.151-156. 3. A.Schneider, K.-H.Diener, G.Elst, E.Ivask, J.Raik, R.Ubar. Internet-Based Testability-Driven Test Generation in the Virtual Environment MOSCITO. Proc. IFIP Conference on IP Based SOC Design, Grenoble, France, October 30-31, 2002, pp.357-362.
TegevusProtsent
Alusuuring100,0