See veebileht kasutab küpsiseid kasutaja sessiooni andmete hoidmiseks. Veebilehe kasutamisega nõustute ETISe kasutustingimustega. Loe rohkem
Olen nõus

Exploiting High-Level Descriptions for Circuits Fault Tolerance Assessments

Benso, A.; Prinetto, P.; Rebaudengo, M.; SonzaReorda, M.; Raik, J.; Ubar, R. (1997). Exploiting High-Level Descriptions for Circuits Fault Tolerance Assessments. IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems. Paris, France, October 20-22, 1997.. IEEE Computer Society Press, 212−216.
publitseeritud konverentsiettekanne
Benso, A.; Prinetto, P.; Rebaudengo, M.; SonzaReorda, M.; Raik, J.; Ubar, R.
IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems. Paris, France, October 20-22, 1997.
IEEE Computer Society Press
1997
212216
Ilmunud
3.1. Artiklid/peatükid lisas loetletud kirjastuste välja antud kogumikes (kaasa arvatud Thomson Reuters Book Citation Index, Thomson Reuters Conference Proceedings Citation Index, Scopus refereeritud kogumikud)

Viited terviktekstile

Lisainfo

IEEExplore, ISI, DBLP, INSPEC